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技術名稱 Technology
發明人 Inventor
蘇順豐, 張孟偉,
所有權人 Asignee 國立臺灣科技大學

專利國家 Country 申請號 Application No. 專利號 Patent No. 中心案號 Serial No.
中華民國 110107860 申請中 1090111TW0
  點閱數:201

技術摘要:
本創作以Heterogeneous multicore 硬體架構FPGA (Field Programmable Gate Array)、Software-defined hardware為基礎,進行Matrix multiplication驗證。
透過Software Defined SOC的動態規劃重新配置(reconfigure)線路,變成該資料的有效率處理器,實現電路特定領域系統晶片(domain specific system-on-chip) PS/PL混合開發與驗證。本創作提出Block 資料裁切運算改善PS/PL混合運算,針對運算Systolic array硬體上 Throughput 限制並提高整體混合運算效率。設計Systolic array 矩陣乘法計算單元(MMU, Matrix Multiply Unit ),MMU最大設計為32X32、一共1,024個乘數累加器(MAC, Multiply Accumulator)組成。混合動態(Hybrid dynamic) 電路,針對int8、int16、int32、int64 資料型態的與邏輯電路合成進行並行化運算效能。


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